Timing Report

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Design Name CR_II_Demo
Device, Speed (SpeedFile Version) XC2C256, -7 (14.0 Advance Product Specification)
Date Created Tue Nov 19 11:34:35 2013
Created By Timing Report Generator: version P.68d
Copyright Copyright (c) 1995-2013 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 15.000 ns.
Max. Clock Frequency (fSYSTEM) 66.667 MHz.
Limited by Clock Pulse Width for s_disp_MC.Q
Clock to Setup (tCYC) 11.900 ns.
Pad to Pad Delay (tPD) 7.000 ns.
Setup to Clock at the Pad (tSU) 3.300 ns.
Clock Pad to Output Pad Delay (tCO) 21.700 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
TS1002 0.0 0.0 0 0
AUTO_TS_F2F 0.0 11.9 418 418
AUTO_TS_P2P 0.0 21.7 19 19
AUTO_TS_P2F 0.0 6.0 24 24
AUTO_TS_F2P 0.0 13.9 137 137


Constraint: TS1000

Description: PERIOD:PERIOD_LD<3>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_CLK:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1002

Description: PERIOD:PERIOD_s_disp_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Inst_clk_div/base_count<10>.Q to Inst_clk_div/base_count<10>.D 0.000 11.900 -11.900
Inst_clk_div/base_count<10>.Q to Inst_clk_div/base_count<12>.D 0.000 11.900 -11.900
Inst_clk_div/base_count<10>.Q to Inst_clk_div/base_count<13>.D 0.000 11.900 -11.900


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
CLK to CAT<0> 0.000 21.700 -21.700
CLK to CAT<1> 0.000 21.700 -21.700
CLK to CAT<3> 0.000 21.700 -21.700


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
BTN<0> to Inst_Timer_Block/T0/TC_HUNS.D 0.000 6.000 -6.000
BTN<0> to Inst_Timer_Block/T0/TC_ONES.D 0.000 6.000 -6.000
BTN<0> to Inst_Timer_Block/T0/TC_TENS.D 0.000 6.000 -6.000


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Inst_Timer_Block/S_2BIT<0>.Q to CAT<0> 0.000 13.900 -13.900
Inst_Timer_Block/S_2BIT<0>.Q to CAT<1> 0.000 13.900 -13.900
Inst_Timer_Block/S_2BIT<0>.Q to CAT<3> 0.000 13.900 -13.900



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
LD<3>_MC.Q 140.845 Limited by Cycle Time for LD<3>_MC.Q
CLK 84.034 Limited by Cycle Time for CLK
s_disp_MC.Q 66.667 Limited by Clock Pulse Width for s_disp_MC.Q

Setup/Hold Times for Clocks

Setup/Hold Times for Clock LD<3>.Q
Source Pad Setup to clk (edge) Hold to clk (edge)
BTN<0> 0.900 0.000
BTN<1> 0.900 0.300

Setup/Hold Times for Clock CLK
Source Pad Setup to clk (edge) Hold to clk (edge)
BTN<0> 3.300 0.000


Clock to Pad Timing

Clock CLK to Pad
Destination Pad Clock (edge) to Pad
CAT<0> 21.700
CAT<1> 21.700
CAT<3> 21.700
CAT<4> 21.700
CAT<2> 21.200
CAT<5> 16.400
CAT<6> 16.400
ANO<0> 15.900
ANO<1> 15.900
ANO<2> 15.900
ANO<3> 15.900
CAT<7> 15.900
LD<3> 6.000


Clock to Setup Times for Clocks

Clock to Setup for clock LD<3>.Q
Source Destination Delay
Inst_Timer_Block/S_HUNS<0>.Q Inst_Timer_Block/S_HUNS<1>.D 7.100
Inst_Timer_Block/S_HUNS<0>.Q Inst_Timer_Block/S_HUNS<3>.D 7.100
Inst_Timer_Block/S_HUNS<0>.Q Inst_Timer_Block/T0/TC_HUNS.D 7.100
Inst_Timer_Block/S_HUNS<1>.Q Inst_Timer_Block/S_HUNS<1>.D 7.100
Inst_Timer_Block/S_HUNS<1>.Q Inst_Timer_Block/S_HUNS<3>.D 7.100
Inst_Timer_Block/S_HUNS<1>.Q Inst_Timer_Block/T0/TC_HUNS.D 7.100
Inst_Timer_Block/S_HUNS<2>.Q Inst_Timer_Block/S_HUNS<1>.D 7.100
Inst_Timer_Block/S_HUNS<2>.Q Inst_Timer_Block/S_HUNS<3>.D 7.100
Inst_Timer_Block/S_HUNS<2>.Q Inst_Timer_Block/T0/TC_HUNS.D 7.100
Inst_Timer_Block/S_HUNS<3>.Q Inst_Timer_Block/S_HUNS<1>.D 7.100
Inst_Timer_Block/S_HUNS<3>.Q Inst_Timer_Block/S_HUNS<3>.D 7.100
Inst_Timer_Block/S_HUNS<3>.Q Inst_Timer_Block/T0/TC_HUNS.D 7.100
Inst_Timer_Block/S_ONES<0>.Q Inst_Timer_Block/S_ONES<1>.D 7.100
Inst_Timer_Block/S_ONES<0>.Q Inst_Timer_Block/S_ONES<3>.D 7.100
Inst_Timer_Block/S_ONES<0>.Q Inst_Timer_Block/T0/TC_ONES.D 7.100
Inst_Timer_Block/S_ONES<1>.Q Inst_Timer_Block/S_ONES<1>.D 7.100
Inst_Timer_Block/S_ONES<1>.Q Inst_Timer_Block/S_ONES<3>.D 7.100
Inst_Timer_Block/S_ONES<1>.Q Inst_Timer_Block/T0/TC_ONES.D 7.100
Inst_Timer_Block/S_ONES<2>.Q Inst_Timer_Block/S_ONES<1>.D 7.100
Inst_Timer_Block/S_ONES<2>.Q Inst_Timer_Block/S_ONES<3>.D 7.100
Inst_Timer_Block/S_ONES<2>.Q Inst_Timer_Block/T0/TC_ONES.D 7.100
Inst_Timer_Block/S_ONES<3>.Q Inst_Timer_Block/S_ONES<1>.D 7.100
Inst_Timer_Block/S_ONES<3>.Q Inst_Timer_Block/S_ONES<3>.D 7.100
Inst_Timer_Block/S_ONES<3>.Q Inst_Timer_Block/T0/TC_ONES.D 7.100
Inst_Timer_Block/S_TENS<0>.Q Inst_Timer_Block/S_TENS<1>.D 7.100
Inst_Timer_Block/S_TENS<0>.Q Inst_Timer_Block/S_TENS<3>.D 7.100
Inst_Timer_Block/S_TENS<0>.Q Inst_Timer_Block/T0/TC_TENS.D 7.100
Inst_Timer_Block/S_TENS<1>.Q Inst_Timer_Block/S_TENS<1>.D 7.100
Inst_Timer_Block/S_TENS<1>.Q Inst_Timer_Block/S_TENS<3>.D 7.100
Inst_Timer_Block/S_TENS<1>.Q Inst_Timer_Block/T0/TC_TENS.D 7.100
Inst_Timer_Block/S_TENS<2>.Q Inst_Timer_Block/S_TENS<1>.D 7.100
Inst_Timer_Block/S_TENS<2>.Q Inst_Timer_Block/S_TENS<3>.D 7.100
Inst_Timer_Block/S_TENS<2>.Q Inst_Timer_Block/T0/TC_TENS.D 7.100
Inst_Timer_Block/S_TENS<3>.Q Inst_Timer_Block/S_TENS<1>.D 7.100
Inst_Timer_Block/S_TENS<3>.Q Inst_Timer_Block/S_TENS<3>.D 7.100
Inst_Timer_Block/S_TENS<3>.Q Inst_Timer_Block/T0/TC_TENS.D 7.100
Inst_Timer_Block/S_THOU<0>.Q Inst_Timer_Block/S_THOU<1>.D 7.100
Inst_Timer_Block/S_THOU<0>.Q Inst_Timer_Block/S_THOU<3>.D 7.100
Inst_Timer_Block/S_THOU<1>.Q Inst_Timer_Block/S_THOU<1>.D 7.100
Inst_Timer_Block/S_THOU<1>.Q Inst_Timer_Block/S_THOU<3>.D 7.100
Inst_Timer_Block/S_THOU<2>.Q Inst_Timer_Block/S_THOU<1>.D 7.100
Inst_Timer_Block/S_THOU<2>.Q Inst_Timer_Block/S_THOU<3>.D 7.100
Inst_Timer_Block/S_THOU<3>.Q Inst_Timer_Block/S_THOU<1>.D 7.100
Inst_Timer_Block/S_THOU<3>.Q Inst_Timer_Block/S_THOU<3>.D 7.100
Inst_Timer_Block/T0/TC_HUNS.Q Inst_Timer_Block/S_THOU<1>.D 7.100
Inst_Timer_Block/T0/TC_HUNS.Q Inst_Timer_Block/S_THOU<3>.D 7.100
Inst_Timer_Block/T0/TC_HUNS.Q Inst_Timer_Block/T0/TC_HUNS.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_HUNS<1>.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_HUNS<3>.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_TENS<1>.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_TENS<3>.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_THOU<1>.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_THOU<3>.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/T0/TC_HUNS.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/T0/TC_ONES.D 7.100
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/T0/TC_TENS.D 7.100
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_HUNS<1>.D 7.100
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_HUNS<3>.D 7.100
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_THOU<1>.D 7.100
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_THOU<3>.D 7.100
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/T0/TC_HUNS.D 7.100
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/T0/TC_TENS.D 7.100
Inst_Timer_Block/S_HUNS<0>.Q Inst_Timer_Block/S_HUNS<2>.D 6.600
Inst_Timer_Block/S_HUNS<1>.Q Inst_Timer_Block/S_HUNS<2>.D 6.600
Inst_Timer_Block/S_ONES<0>.Q Inst_Timer_Block/S_ONES<2>.D 6.600
Inst_Timer_Block/S_ONES<1>.Q Inst_Timer_Block/S_ONES<2>.D 6.600
Inst_Timer_Block/S_TENS<0>.Q Inst_Timer_Block/S_TENS<2>.D 6.600
Inst_Timer_Block/S_TENS<1>.Q Inst_Timer_Block/S_TENS<2>.D 6.600
Inst_Timer_Block/S_THOU<0>.Q Inst_Timer_Block/S_THOU<2>.D 6.600
Inst_Timer_Block/S_THOU<1>.Q Inst_Timer_Block/S_THOU<2>.D 6.600
Inst_Timer_Block/T0/TC_HUNS.Q Inst_Timer_Block/S_THOU<0>.D 6.600
Inst_Timer_Block/T0/TC_HUNS.Q Inst_Timer_Block/S_THOU<2>.D 6.600
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_HUNS<0>.D 6.600
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_HUNS<2>.D 6.600
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_TENS<0>.D 6.600
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_TENS<2>.D 6.600
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_THOU<0>.D 6.600
Inst_Timer_Block/T0/TC_ONES.Q Inst_Timer_Block/S_THOU<2>.D 6.600
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_HUNS<0>.D 6.600
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_HUNS<2>.D 6.600
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_THOU<0>.D 6.600
Inst_Timer_Block/T0/TC_TENS.Q Inst_Timer_Block/S_THOU<2>.D 6.600

Clock to Setup for clock CLK
Source Destination Delay
Inst_clk_div/base_count<10>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<10>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<10>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<10>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<10>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<11>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<11>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<11>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<11>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<11>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<12>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<12>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<12>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<12>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<12>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<13>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<13>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<13>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<13>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<13>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<14>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<14>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<14>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<14>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<14>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<15>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<15>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<15>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<15>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<15>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<16>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<16>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<16>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<16>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<16>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<17>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<17>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<17>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<17>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<17>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<18>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<18>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<18>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<18>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<18>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<19>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<19>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<19>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<19>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<19>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<8>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<8>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<8>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<8>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<8>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<9>.Q Inst_clk_div/base_count<10>.D 11.900
Inst_clk_div/base_count<9>.Q Inst_clk_div/base_count<12>.D 11.900
Inst_clk_div/base_count<9>.Q Inst_clk_div/base_count<13>.D 11.900
Inst_clk_div/base_count<9>.Q Inst_clk_div/base_count<18>.D 11.900
Inst_clk_div/base_count<9>.Q Inst_clk_div/base_count<19>.D 11.900
Inst_clk_div/base_count<10>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<11>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<12>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<13>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<14>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<15>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<16>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<17>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<18>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<19>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<8>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<9>.Q Inst_clk_div/base_count<8>.D 11.400
Inst_clk_div/base_count<0>.Q Inst_clk_div/base_count<10>.D 7.100
Inst_clk_div/base_count<0>.Q Inst_clk_div/base_count<12>.D 7.100
Inst_clk_div/base_count<0>.Q Inst_clk_div/base_count<13>.D 7.100
Inst_clk_div/base_count<0>.Q Inst_clk_div/base_count<18>.D 7.100
Inst_clk_div/base_count<0>.Q Inst_clk_div/base_count<19>.D 7.100
Inst_clk_div/base_count<10>.Q LD<3>.D 7.100
Inst_clk_div/base_count<11>.Q LD<3>.D 7.100
Inst_clk_div/base_count<12>.Q LD<3>.D 7.100
Inst_clk_div/base_count<13>.Q LD<3>.D 7.100
Inst_clk_div/base_count<14>.Q LD<3>.D 7.100
Inst_clk_div/base_count<15>.Q LD<3>.D 7.100
Inst_clk_div/base_count<16>.Q LD<3>.D 7.100
Inst_clk_div/base_count<17>.Q LD<3>.D 7.100
Inst_clk_div/base_count<18>.Q LD<3>.D 7.100
Inst_clk_div/base_count<19>.Q LD<3>.D 7.100
Inst_clk_div/base_count<1>.Q Inst_clk_div/base_count<10>.D 7.100
Inst_clk_div/base_count<1>.Q Inst_clk_div/base_count<12>.D 7.100
Inst_clk_div/base_count<1>.Q Inst_clk_div/base_count<13>.D 7.100
Inst_clk_div/base_count<1>.Q Inst_clk_div/base_count<18>.D 7.100
Inst_clk_div/base_count<1>.Q Inst_clk_div/base_count<19>.D 7.100
Inst_clk_div/base_count<2>.Q Inst_clk_div/base_count<10>.D 7.100
Inst_clk_div/base_count<2>.Q Inst_clk_div/base_count<12>.D 7.100
Inst_clk_div/base_count<2>.Q Inst_clk_div/base_count<13>.D 7.100
Inst_clk_div/base_count<2>.Q Inst_clk_div/base_count<18>.D 7.100
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Inst_clk_div/base_count<3>.Q Inst_clk_div/base_count<10>.D 7.100
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Clock to Setup for clock s_disp.Q
Source Destination Delay
Inst_Timer_Block/S_2BIT<0>.Q Inst_Timer_Block/S_2BIT<1>.D 7.100


Pad to Pad List

Source Pad Destination Pad Delay
SW<0> LD<0> 7.000
SW<0> LD<1> 7.000
SW<0> LD<2> 7.000
SW<1> LD<0> 7.000
SW<1> LD<1> 7.000
SW<1> LD<2> 7.000



Number of paths analyzed: 598
Number of Timing errors: 598
Analysis Completed: Tue Nov 19 11:34:37 2013